應(yīng)屆畢業(yè)生
本科
2026-03-11 00:29:12
1503人關(guān)注
職位描述
該職位信息待核驗(yàn)，請仔細(xì)了解后再進(jìn)行投遞！
職位職責(zé)：
1. 參與芯片系統(tǒng)架構(gòu)討論，負(fù)責(zé)模塊級微架構(gòu)的設(shè)計(jì)與定義，撰寫設(shè)計(jì)文檔。
2. 負(fù)責(zé)傳感器信號處理及數(shù)據(jù)路徑相關(guān)算法的RTL實(shí)現(xiàn)、優(yōu)化與集成。
3. 使用Verilog/SystemVerilog進(jìn)行數(shù)字IP的RTL設(shè)計(jì)、仿真、調(diào)試和性能評估。
4. 協(xié)同驗(yàn)證及后端團(tuán)隊(duì)，完成綜合、形式驗(yàn)證、STA及DFT等工作，確保設(shè)計(jì)質(zhì)量。
5. 分析與解決設(shè)計(jì)、驗(yàn)證及芯片量產(chǎn)過程中的關(guān)鍵技術(shù)問題。
6. 編寫和維護(hù)設(shè)計(jì)規(guī)格、仿真報(bào)告等關(guān)鍵技術(shù)文檔。
任職要求：
1. 微電子、電子工程、計(jì)算機(jī)相關(guān)專業(yè)，本科5年或碩士3年以上數(shù)字IC設(shè)計(jì)經(jīng)驗(yàn)。
2. 精通數(shù)字IC前端設(shè)計(jì)流程和方法學(xué)。
3. 精通Verilog/SystemVerilog，具備編寫高質(zhì)量、可綜合RTL代碼的能力。
4. 熟練使用VCS、DC、PT等主流EDA工具；有FPGA原型驗(yàn)證經(jīng)驗(yàn)者更佳。
5. 有實(shí)際芯片流片（Tape-out）經(jīng)驗(yàn)者優(yōu)先。
6. （優(yōu)先）具備傳感器、低功耗設(shè)計(jì)（UPF）、或相關(guān)算法硬件加速經(jīng)驗(yàn)者優(yōu)先。
7. （優(yōu)先）具備Python/Perl/Tcl等腳本編程能力者優(yōu)先。
8. 具備良好的問題分析、解決能力，以及團(tuán)隊(duì)協(xié)作和溝通能力。
注：聯(lián)系我時(shí)，請說是在四川人才網(wǎng)上看到的。
工作地點(diǎn)
地址：成都武侯區(qū)成都-高新區(qū)天府軟件園B區(qū)3層318
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職位發(fā)布者
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